Anechoic acelera las pruebas Max-Cut en una FPGA
Investigadores de ETH Zúrich y la Universidad Yonsei desarrollaron un sistema FPGA paralelo para optimización Max-Cut. Para el caso K2000, el artículo da un umbral de probabilidad de éxito objetivo del 99 % para una cartera de 12 motores con un tiempo de ronda de 0,05 ms.
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Anechoic aplica una corrección destinada a reducir el retorno de la influencia del paso anterior cuando una máquina de Ising actualiza espines en paralelo. El equipo implementó el algoritmo en motores RTL escritos a mano en una FPGA AMD Alveo V80 y lo evaluó en el caso K2000 Max-Cut, completamente conectado y de 2.000 nodos.
Los doce motores a 250 MHz alcanzaron el umbral TTS99 de la cartera para un corte de al menos 33.000 en K2000 con un tiempo de ronda de 0,05 ms. El artículo estima esa probabilidad a partir de p=0,338 medido en 2.052 ensayos individuales; el 99 % no es la tasa de éxito observada en esos ensayos. La energía comunicada fue de 5,4 mJ por solución. Los resultados ASIC de 22 nm son estimaciones, no mediciones de un chip fabricado.
Datos
Prueba Max-Cut en FPGA
Las mediciones corresponden al caso K2000 de 2.000 nodos.
| 12 | 99 | K2000; cartera de 12 motores, ronda de 0,05 ms; umbral objetivo del 99 % estimado con 2.052 ensayos individuales |
Metodología
Se probaron doce motores a 250 MHz en una FPGA AMD Alveo V80 para medir el tiempo y la probabilidad de alcanzar un corte de al menos 33.000 en 2.052 ensayos.
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